2026年5月25日，華為公司董事、半導體業務部總裁何庭波在國際電路與系統研討會上提出「韜定律」（τ定律），標誌中國企業首次在全球半導體領域提出引領產業的新原則。此定律旨在應對摩爾定律逐漸放緩的挑戰，轉向以「時間縮微」取代傳統「幾何縮微」，透過降低電路與系統層級的時間常數τ，提升晶片整體效能。

韜定律的核心技術為「邏輯摺疊」（LogicFolding），不同於現有3D封裝先完成平面設計再堆疊的方式，邏輯摺疊從設計初期即在三維空間中分配電路功能，縮短關鍵路徑長度，減少訊號延遲。此技術不僅應用於晶片層級，更延伸至系統層級，實現計算與儲存的緊密整合。

針對AI系統，華為提出統一總線（UB）、高密度光互連節點引擎（Hi-ONE）與3D摺疊協同架構，目標在系統層級降低資料傳輸延遲。預計到2031年，基於韜定律的高端晶片晶體管密度可達1.4奈米製程水準；2035年AI系統硬體整合度將增長百倍以上。

儘管此技術路線面臨EDA工具適配、散熱與良率等挑戰，但若成功，將使設計價值重新提升，降低對先進光刻機的依賴，重塑全球半導體產業格局。